双系统兼容导航接收机基带芯片可测性设计的研究与实现

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雅宝题库解析：
本课题来源于中国航天科工集团和北京航空航天大学共同承担的《双系统兼容接收机IC芯片组研制及产业化》项目，即GPS和BD双系统双系统兼容导航接收机基带处理ASIC芯片可测性设计的研究与实现。可测性设计（Design-for-Testability）是指在设计阶段就考虑测试题目，用可测性分析来检查设计质量和引导改进设计，降低测试难度，提高芯片故障覆盖率，降低芯片的逃逸率。本文从专用集成电路（ASIC）的可测性设计的基本概念和原理出发，详细介绍了数字逻辑单元与嵌入式存储器的常见故障模型，深入研究了基于扫描插入和存储器内建自测试（MBIST）的DFT方法。分析了嵌入式存储器常用测试算法及其故障覆盖能力，重点研究嵌入式存储器的确定性测试算法——March算法。本文在接收机基带处理芯片的后端设计中综合运用扫描链插入的可测性技术，设计中通过采用多种有效的可测性设计策略对各种可测性违例进行相应处理，修正了多时钟域和阴影逻辑等不可测题目，提高了芯片的故障覆盖率，最终达到了项目设计指标要求。对比研究了常见的几种March算法，分析讨论了其遍历方式和覆盖的故障类型。文中提出了一种基于March C-的带故障检测定位的改进型测试算法，给出基于有限状态机的电路设计实现。由软件仿真可知，该算法能够检测出注入故障，并能准确的判断故障类型和故障地址。实验结果表明本文提出的改进算法覆盖了更多的故障类型，增强了故障诊断能力，从而验证了该算法的有效性。